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背面供電被稱為游戲規(guī)則改變者——一項(xiàng)突破性技術(shù)，也是 CMOS 縮放的下一個(gè)偉大推動(dòng)者。

它有望帶來顯著的PPA改進(jìn)，包括更快的開關(guān)速度、更低的電壓降和更低的電源噪聲。盡管晶圓極度減薄、晶圓鍵合以及前端多層工藝堆疊導(dǎo)致的光刻圖案變形對前端工藝造成了重大干擾，但它仍有望在2納米節(jié)點(diǎn)以下實(shí)現(xiàn)這些優(yōu)勢。

盡管面臨這些挑戰(zhàn)，領(lǐng)先的代工廠仍在不斷取得進(jìn)展。英特爾目前正在利用其 PowerVia 技術(shù)提高其 18A 節(jié)點(diǎn)的良率。臺(tái)積電預(yù)計(jì)將于 2026 年在其 N16 節(jié)點(diǎn)上實(shí)現(xiàn)其用于 HPC 應(yīng)用的 Super Power Rail 技術(shù)。三星正在研發(fā) BPDN 技術(shù)，但尚未公布具體的量產(chǎn)時(shí)間表。

背面供電將電源轉(zhuǎn)移到晶圓背面，只留下信號(hào)通過正面互連進(jìn)行傳輸。從根本上講，它就是將電力直接輸送到需要的地方。

“我們希望為晶體管提供更優(yōu)質(zhì)的供電，”imec 高級(jí)研究員、研發(fā)副總裁兼 3D 系統(tǒng)集成項(xiàng)目總監(jiān) Eric Beyne 表示。“因此，我們并沒有像瀑布一樣將電源向上穿過 15 層的后端堆疊，避免高阻抗和電阻損耗，而是將電源放置在靠近晶體管的下方。這樣可以更有效地解耦前端器件。”

巧妙地將供電網(wǎng)絡(luò)與數(shù)據(jù)傳輸分離，對高性能計(jì)算 (HPC) 設(shè)備尤其有利。背面供電解決了日益嚴(yán)重的寄生電壓 (IR) 降問題，該問題會(huì)大幅降低產(chǎn)品性能，并且會(huì)隨著工藝節(jié)點(diǎn)的推進(jìn)而惡化。背面供電網(wǎng)絡(luò) (BPDN) 通過在背面使用略粗、電阻更低的線路供電，而非低效的正面供電方式，由于電壓下降更少，可將功耗降低高達(dá) 30%。硅片正面互連線可騰出空間，僅用于布線信號(hào)互連，并且由于昂貴的 EUV 光刻步驟更少，成本甚至可以更低。

英特爾副總裁兼互連和內(nèi)存技術(shù)集成總監(jiān) Kevin Fischer 表示：“直接采用背面供電具有巨大的成本效益，因?yàn)槌杀镜淖畲篁?qū)動(dòng)因素是光刻工序。如果將間距推到極限，就必須切換，例如從 193nm 浸沒式工藝切換到 EUV 工藝，或者從 EUV 工藝切換到間距加倍方案。我們完全采用正面直接印刷，無需進(jìn)行間距劃分，這意味著所有層都只需進(jìn)行一次溝槽加工和一次通孔加工。雖然背面仍然需要添加層，但這些是幾百納米厚的粗金屬線，因此相對便宜。”

盡管如此，背面電源技術(shù)為晶圓廠帶來了全新的設(shè)備，例如晶圓研磨系統(tǒng)，它可以大幅減薄硅晶圓（至<100納米），以及晶圓間鍵合系統(tǒng)。“這涉及許多新設(shè)備，例如晶圓鍵合和晶圓研磨，這在半導(dǎo)體行業(yè)并不常見，”Fischer說道。“此外，你還必須進(jìn)行前后對準(zhǔn)。這些工藝我們以前從未做過。”

除了掌握這些工藝之外，背面供電還引入了全新的應(yīng)力分布，必須加以管理。例如，背面金屬化和硅通孔 (TSV) 中使用的不同材料之間的熱膨脹失配會(huì)產(chǎn)生機(jī)械應(yīng)力，從而可能影響晶體管的特性。有團(tuán)隊(duì)最近利用虛擬制造技術(shù)開展了一項(xiàng)研究，結(jié)果表明，與傳統(tǒng)的正面連接方案相比，背面直接連接方案會(huì)給環(huán)柵晶體管帶來顯著的額外應(yīng)力。

轉(zhuǎn)向背面供電對設(shè)計(jì)和制造都產(chǎn)生了重大影響。“一個(gè)很大的好處是，你可以釋放大量原本會(huì)被電源占用的布線資源，” Synopsys高級(jí)產(chǎn)品經(jīng)理 Jim Schultz 表示。“但是，要利用所有這些額外的信號(hào)布線，需要 EDA 方面進(jìn)行大量的改造，因?yàn)閹资陙砦覀円恢辈捎靡环N方式——試圖最大限度地提高電源和信號(hào)布線的效率。這是一個(gè)巨大的改變。”

另一方面，布線選項(xiàng)也更多了。“由于布線資源豐富，額外的自由度應(yīng)該會(huì)讓問題更容易解決，”Schultz 指出。“例如，可以通過在導(dǎo)線之間增加兩倍間距來減少交叉耦合。這有助于改善電磁性能。如果我有兩條信號(hào)線相鄰，我可以將其分開，從金屬 3 到金屬 5，再以馬蹄形布線。所以，有了新的選擇。”

其他人也表示贊同。“從設(shè)計(jì)角度來看，這確實(shí)有很大好處，”菲舍爾說。“我們發(fā)現(xiàn)布線工具的易用性得到了提升，因?yàn)樗鼈儫o需連接電網(wǎng)即可運(yùn)行。而且，由于我們可以直接打印所有金屬層，我們無需處理通常非常復(fù)雜的間距劃分規(guī)則。”

更直接的電力輸送也能提高電力利用率。“通過提高電力利用率，有源晶體管的密度可以得到更好的擴(kuò)展，”英特爾的菲舍爾說道。“電力利用率取決于每個(gè)單元所能獲得的電力，這可以更有效地利用晶圓上的晶體管。與不使用背面供電相比，使用背面供電后，晶體管的利用率提高了約 10%。”

背面供電方案提供了正面金屬間距的一次性放寬，這可能有助于延遲一個(gè)或兩個(gè)節(jié)點(diǎn)用低電阻金屬（例如細(xì)間距層中的釕）替換銅互連。

通孔制造和硅晶圓減薄

與任何顛覆性半導(dǎo)體技術(shù)一樣，要驗(yàn)證新的工藝配方、實(shí)現(xiàn)良率提升，并最終實(shí)現(xiàn)量產(chǎn)，仍需克服諸多挑戰(zhàn)。對于背面功率，這些挑戰(zhàn)包括：

• 硅通孔（TSV）的蝕刻和填充；

• 將器件晶圓與載體晶圓鍵合，然后進(jìn)行極度晶圓減薄；

• Precise via reveal；

• 將背面互連與 TSV 對齊，然后完成背面金屬堆棧和重分布層 (RDL)。

圖 1：首先制作晶體管和電源過孔（a），然后進(jìn)行多層正面金屬化和電介質(zhì)密封（b），鍵合至硅載體（c），最后進(jìn)行背面電源處理

隨著先進(jìn)的背面供電方案（目前有三種）的出現(xiàn)，這些工藝變得越來越困難。第一種方案稱為帶電源軌的 BPDN，本質(zhì)上是將背面電源軌上的過孔向上連接到 CMOS FET 周圍，再向下連接到頂部觸點(diǎn)。電源軌方法最初由 imec 于 2019 年開發(fā)，對前端器件的電流干擾最小。

第二種方法通常稱為電源過孔，它稍微復(fù)雜一些，過孔從正面延伸到正面觸點(diǎn)，比電源軌具有更大的微縮優(yōu)勢。英特爾的 PowerVia 工藝流程（見圖 1）已經(jīng)開發(fā)了大約 10 年。

第三種方法，即直接連接，實(shí)現(xiàn)起來最具挑戰(zhàn)性，但它也能帶來最佳的性能和微縮優(yōu)勢。在該方案中，背面通孔從下方直接接觸晶體管的源極或漏極，這意味著晶圓需要進(jìn)行減薄和蝕刻，直到幾乎沒有硅襯底（10納米）剩余為止。

過去幾年，Imec 一直在探索直接連接方案。“我們的背面供電方案已從 CFET 和納米片發(fā)展到直接接觸，”Beyne 說道。“我們的想法是直接在背面接觸源極/漏極，這意味著必須嚴(yán)格控制所有公差才能有效實(shí)現(xiàn)這一點(diǎn)。對于我們最初的背面供電方案和最初的 TSV，如果在經(jīng)過所有變形后，光刻工藝中覆蓋了 20 納米的層厚，那就行得通了。但例如，如果要接觸柵極，則需要 3 納米左右的層厚。”

光刻工具補(bǔ)償這些變形的方法是通過在每個(gè)光罩區(qū)域進(jìn)行校正，使背面連接與硅通孔 (TSV) 對齊。“在此期間，你已將晶圓鍵合到另一片晶圓上，移除了硅襯底，完成了晶圓鍵合操作——這可真是個(gè)‘折磨’，”Beyne 說道。“如果你期望晶體管位于你預(yù)想的位置，那可能并非如此，因?yàn)樗羞@些工藝步驟都會(huì)扭曲晶圓。因此，你需要通過測量已知的位移來校正光刻，查看接觸點(diǎn)應(yīng)該位于的位置；如果接觸點(diǎn)不在，則朝正確的方向進(jìn)行校正。令人驚訝的是，這種方法有效。”

其他變化

晶圓背面采用金屬層的挑戰(zhàn)之一是芯片調(diào)試更加困難，因?yàn)檎{(diào)試通常需要通過硅片背面進(jìn)行。“我們確實(shí)失去了一些功能，比如可以進(jìn)入芯片內(nèi)部進(jìn)行微調(diào)或斷開晶體管，”Fischer說。“但工程師們很聰明。這很大程度上是因?yàn)楸趁婢哂懈叨热哂唷Ｋ裕词剐枰械粢恍〇|西，在調(diào)試時(shí)仍然可以確保充足的電力輸送。我們能夠?qū)⒄{(diào)試過程縮短到一天半。”

此外，背面集成方法可能會(huì)影響有源器件內(nèi)的應(yīng)力分布，從而可能改變晶體管的電氣特性。例如，背面金屬化和硅通孔 (TSV) 引起的機(jī)械應(yīng)力會(huì)影響環(huán)柵晶體管 (GAT) 中的溝道應(yīng)變，從而直接影響載流子遷移率和驅(qū)動(dòng)電流。

“模擬這些新的應(yīng)力分布非常重要，因?yàn)閼?yīng)力在器件的 x、y 和 z 方向上會(huì)發(fā)生變化。應(yīng)力管理是半導(dǎo)體器件性能的關(guān)鍵因素，尤其是在諸如環(huán)柵 (GAA) 晶體管等先進(jìn)晶體管架構(gòu)中，”Lam Research 半導(dǎo)體工藝和集成高級(jí)工程師 Sam Sarkar 表示。他強(qiáng)調(diào)了晶圓減薄和 TSV 形成對應(yīng)力分布和光刻對準(zhǔn)的影響。“這些工藝在晶圓處理、對準(zhǔn)精度和熱預(yù)算管理方面帶來了新的挑戰(zhàn)。”

在晶圓鍵合到載體晶圓之前和之后保持晶圓平整也非常困難。“如果你有兩片平坦的晶圓，它們在鍵合后就不會(huì)平整了，因?yàn)殒I合過程中會(huì)產(chǎn)生變形，”imec 的 Beyne 說道。“鍵合機(jī)使用了一些技巧，比如在鍵合過程中彎曲晶圓，這樣你做的其實(shí)是相反的，當(dāng)晶圓從鍵合機(jī)出來時(shí)，它們實(shí)際上是平的。但是，如果你將晶圓減薄——這是必須的——那么這片晶圓的彎曲程度就是兩片初始晶圓彎曲程度的總和。所以你必須確保從兩片相當(dāng)平坦的晶圓開始。起點(diǎn)越平坦，最終效果越好。”

除此之外，采用背面供電后，芯片產(chǎn)生的熱量不再是單向的。在傳統(tǒng)的正面全金屬化的芯片中，熱量主要通過硅片散發(fā)到散熱器和外部。“使用背面PDN，在連接散熱器的硅片和器件之間會(huì)有一個(gè)后端線路。因此，由于靠近器件的地方存在這些導(dǎo)熱性較差的層，因此會(huì)造成一定的熱損失。如果能設(shè)計(jì)出更好的背面層來散熱，就能彌補(bǔ)這一劣勢，”Beyne說道。“這更多的是局部熱點(diǎn)問題，需要將熱量分散到更大的區(qū)域，以便于控制。”

結(jié)論

背面供電似乎已準(zhǔn)備好在 2nm 以下邏輯器件中實(shí)現(xiàn)，尤其是高功率、高性能器件，其中 BPDN 可以在更快的開關(guān)速度、更低的電壓下降和更高的功率效率方面發(fā)揮最大的優(yōu)勢。

克服工藝挑戰(zhàn)需要極致晶圓減薄、晶圓鍵合、正反面互連對齊，以及學(xué)習(xí)如何調(diào)試先進(jìn)器件。一旦第一代背面供電網(wǎng)絡(luò) (PSN) 實(shí)現(xiàn)，芯片制造商將面臨一項(xiàng)艱巨的任務(wù)：將電源直接連接到晶體管源極/漏極。這將給亞納米工藝帶來一系列全新的挑戰(zhàn)。

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