4 月 2 日，二維半導體芯片迎來里程碑式進展。復旦大學周鵬教授團隊聯(lián)合包文中研究員，造出全球首款基于二維半導體材料的 32 位 RISC-V 架構微處理器“無極（WUJI）”（下稱“無極芯片”），首次實現 5900 個晶體管的集成度，在國際上實現了二維邏輯芯片最大規(guī)模驗證紀錄。這是由復旦團隊完成、具有自主知識產權的國產新技術，既突破了二維半導體電子學工程化瓶頸，也讓中國在新一代芯片材料研制中占據先發(fā)優(yōu)勢，為推動電子與計算技術進入新紀元提供有力支撐。

（來源：復旦大學）

與此同時，本項研究中的反相器良率高達 99.77%，具備單級高增益和關態(tài)超低漏電等優(yōu)異性能，實現了工程性的突破。研究中，他們累計制備 900 個反向器陣列，每個陣列包含 30×30 個反向器。經過嚴格測試，發(fā)現其中 898 個反向器的邏輯功能完好無損，翻轉電壓和爭議值都十分理想，領先于同類研究。

（來源：復旦大學）

研究中，他們使用一個功能齊全的“無極”芯片來實現完整的算術運算，并展示了加法計算“1946+25=1971”和“1971+53=2024”的執(zhí)行波形。

兩個數字年份 1946 年和 1971 年分別代表了第一臺通用可編程電子數字計算機 ENIAC 和第一臺商用硅微處理器英特爾 4004 的誕生年份。研究團隊表示，在 1kHz 的頻率下，“無極”芯片執(zhí)行這些算術運算的功耗為 0.43mW。

（來源：Nature）

自動化測試設備測試結果顯示：在 1kHz 時鐘頻率下，千門級芯片可以串行實現 37 種 32 位 RISC-V 指令，滿足 32 位 RISC-V 整型指令集（RV32I）要求（注：RISC-V，是一種開源簡化指令集計算架構）。集成工藝優(yōu)化程度和規(guī)模化電路的驗證結果顯示，相關性能均能達到國際同期最優(yōu)水平。這說明，“無極”芯片不僅可以進行簡單的邏輯運算，還能執(zhí)行復雜的指令集。在實時信號處理上，“無極”芯片有望用于物聯(lián)網、邊緣算力、AI 推理等前沿計算場景。

在該團隊開發(fā)的二維半導體集成工藝中，70% 左右的工序可以直接沿用現有硅基產線成熟技術。針對其所打造的二維特色工藝，課題組已經獲得 20 余項工藝發(fā)明專利，具備一定的產業(yè)化優(yōu)勢。

（來源：復旦大學）

用 AI 提高晶圓級二維集成電路制造產量

“無極”芯片由 4 英寸基板上的二硫化鉬場效應晶體管（FET，field-effect transistors）以超大規(guī)模集成電路兼容的方式制造而成。

它采用頂柵場效應晶體管結構，該結構是為了能與現有互補金屬氧化物半導體（CMOS，Complementary Metal - Oxide - Semiconductor）技術實現有效集成而開發(fā)的。

（來源：Nature）

如前所述，這是迄今為止利用二維半導體構建的最大的電子電路之一，它包含 5900 個二硫化鉬場效應晶體管，以及位于觸發(fā)器之間、由 17 級級聯(lián)邏輯元件構成的最大邏輯路徑，這些邏輯元件需要在單個時鐘周期內進行順序評估。該系統(tǒng)由 4V 的電源電壓（Vdd，Voltage Drain - Drain）供電，并受外部時鐘信號調控。電路配置為獨立運行，無需任何外部偏置或控制信號。

“無極”芯片具有四層結構：源極和漏極層以及包含底層工作晶體管的柵極層，是在前道工序（FEOL，Front - End Of Line）工藝中形成的，后道工序（BEOL，Back - End Of Line）工藝則能形成邏輯連接層以及模塊連接層。

邏輯連接層通過連接晶體管形成了基本邏輯單元。模塊連接層將基本邏輯單元連接起來，形成一個功能齊全的芯片。

（來源：Nature）

下圖展示了一張裸露的二硫化鉬溝道在沉積頂柵堆疊層之前的掃描電子顯微鏡放大圖像，以及通過透射電子顯微鏡得到的精細晶格排列的原子分辨率圖像。

（來源：Nature）

在“無極”芯片中，底層的二硫化鉬場效應晶體管構建在絕緣的藍寶石基板上，從而能將它們在電子上完全隔離。

這類似于絕緣體上硅（SOI，silicon-on-insulator）技術，可以減少晶體管間的電容和電流泄漏。

此外，二硫化鉬通道只有三個原子厚，并且平面中沒有懸空鍵，這使其更有利于平面晶體管結構中的靜電控制。

為了實現復雜的二硫化鉬超大規(guī)模集成電路，必須對關鍵步驟制定有效的工藝策略，例如形成歐姆接觸、沉積高質量柵極電介質和實施有效的摻雜策略。

還需要注意的是，這些集成中的關鍵工藝步驟是緊密耦合的，因為只有原子層厚度的通道對于任何工藝處理都極為敏感。

此前研究已經證實，采用晶圓級加工技術來制備離散場效應晶體管陣列，可以實現較高的良率。

然而，將多個功能單元集成到單個芯片上，形成超大規(guī)模集成電路要復雜得多。

例如，對于作為基本邏輯單元的反相器電路的參考開關閾值電壓（VM）而言，精確控制負載晶體管和驅動晶體管的閾值電壓（VTH）是必要的。

“無極”芯片基于二硫化鉬 n 型金屬氧化物半導體架構。在晶圓層面，精確控制閾值電壓對于實現高整體良率至關重要。

在傳統(tǒng)半導體技術中，閾值電壓通常通過離子注入來控制，但這種方法并不適用于本次研究，因為它會對脆弱的二維晶體結構造成嚴重的晶格損傷。

因此，在制造“無極”芯片時，研究團隊通過兩種方法對閾值電壓進行調制：（1）通過應用具有不同功函數的鋁或金屬柵極，使二硫化鉬溝道處于積累狀態(tài)或耗盡狀態(tài)；（2）通過對高 k 介電層在二硫化鉬溝道上方沉積的種子層進行優(yōu)化。

這種組合策略可以有效調整二硫化鉬場效應晶體管的閾值電壓，以便實現邏輯連接層和柵極層的電路級匹配和優(yōu)化。

這些晶圓級制造流程，再加上二維半導體的復雜特性，不可避免地對器件性能產生諸多影響，這會給優(yōu)化工藝流程帶來了重大挑戰(zhàn)。

為了應對這些挑戰(zhàn)并確保二維超大規(guī)模集成電路能夠實現整體產量充足，研究團隊采用了一種與機器學習方法相結合的系統(tǒng)化協(xié)同優(yōu)化策略，該策略使其能夠分解并獨立分析每個工藝步驟對于器件性能指標的具體貢獻，從而提高了晶圓級二維集成電路制造的產量。

為了評估這一方法的效能，研究團隊準備了三批二硫化鉬晶片，每批晶片包含 7000 個晶體管，并從其中隨機選擇 800 個晶體管進行測試。

結果顯示：晶體管的總體良率達到了 99.92%，借此證明了大規(guī)模數字集成電路制造的可行性。

對于邏輯連接層至模塊連接層的后端工藝，氧化隔離層（亦被稱為層間電介質）也會影響閾值電壓和參考開關閾值電壓。

出于這一原因，研究團隊還對層間電介質的沉積進行了細致優(yōu)化。在形成層間電介質之后，反相器參考開關閾值電壓的偏移未超過 Vdd 的 4.4%。

在所有后端連接完成后，反相器 VM 的偏移未超過 Vdd 的 6.2%。對于二維半導體的超大規(guī)模集成電路而言，后端工藝的這種穩(wěn)定性已經非常理想。

“無極”芯片，采用晶體管級匹配

“無極”芯片架構的基本邏輯單元是增強型反相器和耗盡型反相器，它適用于 n 型二硫化鉬晶體管。

如上所述，反相器的負載晶體管使用鋁金屬作為其頂柵電極，而驅動晶體管則使用金。

下圖展示了 50 個帶有金頂柵的二硫化鉬晶體管和另一批 50 個帶有鋁頂柵的晶體管的轉移曲線。

（來源：Nature）

由于金和鋁的功函數并不相同，因此這兩批晶體管的閾值電壓存在顯著差異。

憑借獨特的閾值電壓，使得增強型反相器與耗盡型反相器能夠有效工作。在室溫和環(huán)境條件下，當工作電壓為 4V 時增益高達 760。

在制造集成電路時，反相器的均勻性是一個關鍵因素。

為了確定“無極”芯片 6 毫米×6 毫米區(qū)域內的反相器良率，研究團隊制作了一個由 900 個反相器組成的 30×30 陣列。

其發(fā)現 900 個反相器中有 898 個可以工作正常，良率為 99.77%，整體噪聲容差為 0.5V。反相器的開關電壓分布在 1.4 至 2.5V 的范圍內，所有 898 個反相器的平均增益均超過 550。

由此可見，這些統(tǒng)一的、高性能的反相器能為實現先進的數字邏輯電路提供器件基礎。

無極”芯片中的邏輯單元

反相器是所有邏輯單元的基礎。基于上述反相器的特點，研究團隊構建了一個包含完整基本邏輯單元庫的二維工藝設計套件。

傳統(tǒng)的 CMOS 邏輯單元可以同時使用負載晶體管網絡和驅動晶體管網絡，而由 n 型二硫化鉬晶體管構建的邏輯單元只能使用驅動晶體管網絡，并且對于負載部分只能使用一個晶體管。

這不可避免會導致二硫化鉬邏輯電路設計中的負載匹配問題。為了解決這一問題，研究團隊針對邏輯單元的輸入負載和輸出負載的噪聲容限進行測試和計算。

如下圖所示，其在邏輯單元的輸入端和輸出端都添加了一個反相器，并通過修改驅動網絡來測試其噪聲容限。

（來源：Nature）

在此之后，他們總結了各種單級邏輯門的輸入 - 輸出裕度圖，并針對不同邏輯單元組合針對這些裕度圖的具體影響加以詳細分析。

研究團隊還為 25 種在 4V 電壓下工作的單級邏輯門組合匯編了最小裕度值。

如下圖所示，在工藝設計套件（PDK，process design kit）中，這些邏輯門被選為實際建模單元。

（來源：Nature）

然后，研究團隊對“無極”芯片中最長路徑的延遲進行全面檢查，結果顯示最大延遲為 171μs。這表明“無極”芯片能夠支持高達幾千赫茲的最大工作頻率。

負載與驅動的相關性如下圖所示，它證實這種設計方案能讓單個邏輯單元驅動最多四個負載（10 pF 負載），從而能夠滿足邏輯單元負載組合所需的數量。

（來源：Nature）

接下來，研究團隊探討了邏輯電路的良率分布。考慮到電路設計和測量的便利性，他們使用了多位移位寄存器。

每個 8 位寄存器包含 144 個晶體管，其晶圓級良率達到 71%。隨著電路規(guī)模的增大良率開始下降，包含 1152 個晶體管的 64 位寄存器它的良率大約為 7%。

客觀來看，這是因為該團隊的實驗室潔凈室的等級相對較低，以及所使用的加工工具穩(wěn)定性欠佳。

因此，有必要以更工業(yè)化的方式進一步優(yōu)化和完善超大規(guī)模二維集成電路的制造工藝。

“無極”芯片中的核心模塊

由于研究團隊使用了標準單元庫，因此可以使用電子設計自動化工具來設計和構建“無極”芯片的每個模塊，這些模塊最終將構成一個功能完整的微處理器。

每個模塊的功能和實現方式略有不同，但可以概括為四個關鍵功能：數據操作、數據選擇、狀態(tài)計數和數據存儲。

下圖展示了與這些功能相對應的四種典型電路：受控全加器、多路復用器、計數器和 32 位寄存器。

（來源：Nature）

每個子圖都展示了對應的電路結構、功能示意圖以及實驗測量的輸出波形。

據了解，“無極”芯片包含一個用于執(zhí)行操作的 1 位算術邏輯單元、一個控制狀態(tài)寄存器模塊、一個指令解碼模塊、一個立即數解碼模塊以及一個包含程序計數器的控制模塊。

該芯片還包含一個緩沖寄存器模塊、一個小型狀態(tài)機以及用于接口模塊。其中，緩沖寄存器模塊用于存儲中間結果，小型狀態(tài)機用于監(jiān)控指令執(zhí)行狀態(tài)，接口模塊用于寄存器文件和存儲器。

在新指令的第一個時鐘周期中，控制模塊將帶有使能信號 pc_valid 的 32 位程序計數器發(fā)送到指令總線。然后，會在后續(xù)周期中接收指令和解碼指令。數據則由算術邏輯單元進行處理。

第一個操作數 Op_a 從寄存器文件中獲取，第二個操作數 Op_b 通過一個多路選擇器以每個時鐘周期 1 位的速度進行選擇。Op_a 和 Op_b 之間的算術運算最終在 32 個時鐘周期后完成。

為了實現“無極”芯片的指令，研究團隊采用了串行處理架構，該架構由下圖中的狀態(tài)機進行描述。

（來源：Nature）

這種算術邏輯單元采用 32 位串行數據路徑的架構設計，旨在通過降低靜態(tài)功耗和硬件開銷，來解決功耗效率和成本問題。通過上述過程，他們完成了“無極”芯片的制備。

4 月 2 日，相關論文以《基于二維半導體的 RISC-V 32 比特微處理器》（A RISC-V 32-bit microprocessor based on two-dimensional semiconductors）為題發(fā)在Nature[1]。

復旦大學集成芯片與系統(tǒng)全國重點實驗室、浙江紹芯實驗室（紹興復旦研究院）、微電子學院周鵬和包文中為論文通訊作者，博士生敖明睿、周秀誠為論文共同第一作者。

圖 | 相關論文（來源：Nature）

值得注意的是，擔任本次論文共同通訊作者的周鵬是一位“老復旦人”。他從 1996 年讀本科開始便一直在復旦學習和工作。他所培養(yǎng)的部分學生在畢業(yè)后進入了華為、展訊、AMD 及 SMIC 等企業(yè)。擔任本次論文共同通訊作者的包文中本科和博士分別畢業(yè)于南京大學和美國加州大學河濱分校，目前在任職于復旦大學微電子學院。

下一步，課題組將進一步提高芯片集成度，尋找并搭建穩(wěn)定的工藝平臺，為開發(fā)相關產品打下基礎。

參考資料：

1.Ao, M., Zhou, X., Kong, X.et al. A RISC-V 32-bit microprocessor based on two-dimensional semiconductors.Nature(2025). https://doi.org/10.1038/s41586-025-08759-9

https://mp.weixin.qq.com/s/HlQuWQ5r3TE0MkJgfNQ8oA

https://baike.baidu.com/item/%E5%91%A8%E9%B9%8F/7314692

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