4 月 2 日，二維半導(dǎo)體芯片迎來(lái)里程碑式進(jìn)展。復(fù)旦大學(xué)周鵬教授團(tuán)隊(duì)聯(lián)合包文中研究員，造出全球首款基于二維半導(dǎo)體材料的 32 位 RISC-V 架構(gòu)微處理器“無(wú)極（WUJI）”（下稱“無(wú)極芯片”），首次實(shí)現(xiàn) 5900 個(gè)晶體管的集成度，在國(guó)際上實(shí)現(xiàn)了二維邏輯芯片最大規(guī)模驗(yàn)證紀(jì)錄。這是由復(fù)旦團(tuán)隊(duì)完成、具有自主知識(shí)產(chǎn)權(quán)的國(guó)產(chǎn)新技術(shù)，既突破了二維半導(dǎo)體電子學(xué)工程化瓶頸，也讓中國(guó)在新一代芯片材料研制中占據(jù)先發(fā)優(yōu)勢(shì)，為推動(dòng)電子與計(jì)算技術(shù)進(jìn)入新紀(jì)元提供有力支撐。

（來(lái)源：復(fù)旦大學(xué)）

與此同時(shí)，本項(xiàng)研究中的反相器良率高達(dá) 99.77%，具備單級(jí)高增益和關(guān)態(tài)超低漏電等優(yōu)異性能，實(shí)現(xiàn)了工程性的突破。研究中，他們累計(jì)制備 900 個(gè)反向器陣列，每個(gè)陣列包含 30×30 個(gè)反向器。經(jīng)過(guò)嚴(yán)格測(cè)試，發(fā)現(xiàn)其中 898 個(gè)反向器的邏輯功能完好無(wú)損，翻轉(zhuǎn)電壓和爭(zhēng)議值都十分理想，領(lǐng)先于同類研究。

（來(lái)源：復(fù)旦大學(xué)）

研究中，他們使用一個(gè)功能齊全的“無(wú)極”芯片來(lái)實(shí)現(xiàn)完整的算術(shù)運(yùn)算，并展示了加法計(jì)算“1946+25=1971”和“1971+53=2024”的執(zhí)行波形。

兩個(gè)數(shù)字年份 1946 年和 1971 年分別代表了第一臺(tái)通用可編程電子數(shù)字計(jì)算機(jī) ENIAC 和第一臺(tái)商用硅微處理器英特爾 4004 的誕生年份。研究團(tuán)隊(duì)表示，在 1kHz 的頻率下，“無(wú)極”芯片執(zhí)行這些算術(shù)運(yùn)算的功耗為 0.43mW。

（來(lái)源：Nature）

自動(dòng)化測(cè)試設(shè)備測(cè)試結(jié)果顯示：在 1kHz 時(shí)鐘頻率下，千門(mén)級(jí)芯片可以串行實(shí)現(xiàn) 37 種 32 位 RISC-V 指令，滿足 32 位 RISC-V 整型指令集（RV32I）要求（注：RISC-V，是一種開(kāi)源簡(jiǎn)化指令集計(jì)算架構(gòu)）。集成工藝優(yōu)化程度和規(guī)?；娐返尿?yàn)證結(jié)果顯示，相關(guān)性能均能達(dá)到國(guó)際同期最優(yōu)水平。這說(shuō)明，“無(wú)極”芯片不僅可以進(jìn)行簡(jiǎn)單的邏輯運(yùn)算，還能執(zhí)行復(fù)雜的指令集。在實(shí)時(shí)信號(hào)處理上，“無(wú)極”芯片有望用于物聯(lián)網(wǎng)、邊緣算力、AI 推理等前沿計(jì)算場(chǎng)景。

在該團(tuán)隊(duì)開(kāi)發(fā)的二維半導(dǎo)體集成工藝中，70% 左右的工序可以直接沿用現(xiàn)有硅基產(chǎn)線成熟技術(shù)。針對(duì)其所打造的二維特色工藝，課題組已經(jīng)獲得 20 余項(xiàng)工藝發(fā)明專利，具備一定的產(chǎn)業(yè)化優(yōu)勢(shì)。

（來(lái)源：復(fù)旦大學(xué)）

用 AI 提高晶圓級(jí)二維集成電路制造產(chǎn)量

“無(wú)極”芯片由 4 英寸基板上的二硫化鉬場(chǎng)效應(yīng)晶體管（FET，field-effect transistors）以超大規(guī)模集成電路兼容的方式制造而成。

它采用頂柵場(chǎng)效應(yīng)晶體管結(jié)構(gòu)，該結(jié)構(gòu)是為了能與現(xiàn)有互補(bǔ)金屬氧化物半導(dǎo)體（CMOS，Complementary Metal - Oxide - Semiconductor）技術(shù)實(shí)現(xiàn)有效集成而開(kāi)發(fā)的。

（來(lái)源：Nature）

如前所述，這是迄今為止利用二維半導(dǎo)體構(gòu)建的最大的電子電路之一，它包含 5900 個(gè)二硫化鉬場(chǎng)效應(yīng)晶體管，以及位于觸發(fā)器之間、由 17 級(jí)級(jí)聯(lián)邏輯元件構(gòu)成的最大邏輯路徑，這些邏輯元件需要在單個(gè)時(shí)鐘周期內(nèi)進(jìn)行順序評(píng)估。該系統(tǒng)由 4V 的電源電壓（Vdd，Voltage Drain - Drain）供電，并受外部時(shí)鐘信號(hào)調(diào)控。電路配置為獨(dú)立運(yùn)行，無(wú)需任何外部偏置或控制信號(hào)。

“無(wú)極”芯片具有四層結(jié)構(gòu)：源極和漏極層以及包含底層工作晶體管的柵極層，是在前道工序（FEOL，F(xiàn)ront - End Of Line）工藝中形成的，后道工序（BEOL，Back - End Of Line）工藝則能形成邏輯連接層以及模塊連接層。

邏輯連接層通過(guò)連接晶體管形成了基本邏輯單元。模塊連接層將基本邏輯單元連接起來(lái)，形成一個(gè)功能齊全的芯片。

（來(lái)源：Nature）

下圖展示了一張裸露的二硫化鉬溝道在沉積頂柵堆疊層之前的掃描電子顯微鏡放大圖像，以及通過(guò)透射電子顯微鏡得到的精細(xì)晶格排列的原子分辨率圖像。

（來(lái)源：Nature）

在“無(wú)極”芯片中，底層的二硫化鉬場(chǎng)效應(yīng)晶體管構(gòu)建在絕緣的藍(lán)寶石基板上，從而能將它們?cè)陔娮由贤耆綦x。

這類似于絕緣體上硅（SOI，silicon-on-insulator）技術(shù)，可以減少晶體管間的電容和電流泄漏。

此外，二硫化鉬通道只有三個(gè)原子厚，并且平面中沒(méi)有懸空鍵，這使其更有利于平面晶體管結(jié)構(gòu)中的靜電控制。

為了實(shí)現(xiàn)復(fù)雜的二硫化鉬超大規(guī)模集成電路，必須對(duì)關(guān)鍵步驟制定有效的工藝策略，例如形成歐姆接觸、沉積高質(zhì)量柵極電介質(zhì)和實(shí)施有效的摻雜策略。

還需要注意的是，這些集成中的關(guān)鍵工藝步驟是緊密耦合的，因?yàn)橹挥性訉雍穸鹊耐ǖ缹?duì)于任何工藝處理都極為敏感。

此前研究已經(jīng)證實(shí)，采用晶圓級(jí)加工技術(shù)來(lái)制備離散場(chǎng)效應(yīng)晶體管陣列，可以實(shí)現(xiàn)較高的良率。

然而，將多個(gè)功能單元集成到單個(gè)芯片上，形成超大規(guī)模集成電路要復(fù)雜得多。

例如，對(duì)于作為基本邏輯單元的反相器電路的參考開(kāi)關(guān)閾值電壓（VM）而言，精確控制負(fù)載晶體管和驅(qū)動(dòng)晶體管的閾值電壓（VTH）是必要的。

“無(wú)極”芯片基于二硫化鉬 n 型金屬氧化物半導(dǎo)體架構(gòu)。在晶圓層面，精確控制閾值電壓對(duì)于實(shí)現(xiàn)高整體良率至關(guān)重要。

在傳統(tǒng)半導(dǎo)體技術(shù)中，閾值電壓通常通過(guò)離子注入來(lái)控制，但這種方法并不適用于本次研究，因?yàn)樗鼤?huì)對(duì)脆弱的二維晶體結(jié)構(gòu)造成嚴(yán)重的晶格損傷。

因此，在制造“無(wú)極”芯片時(shí)，研究團(tuán)隊(duì)通過(guò)兩種方法對(duì)閾值電壓進(jìn)行調(diào)制：（1）通過(guò)應(yīng)用具有不同功函數(shù)的鋁或金屬柵極，使二硫化鉬溝道處于積累狀態(tài)或耗盡狀態(tài)；（2）通過(guò)對(duì)高 k 介電層在二硫化鉬溝道上方沉積的種子層進(jìn)行優(yōu)化。

這種組合策略可以有效調(diào)整二硫化鉬場(chǎng)效應(yīng)晶體管的閾值電壓，以便實(shí)現(xiàn)邏輯連接層和柵極層的電路級(jí)匹配和優(yōu)化。

這些晶圓級(jí)制造流程，再加上二維半導(dǎo)體的復(fù)雜特性，不可避免地對(duì)器件性能產(chǎn)生諸多影響，這會(huì)給優(yōu)化工藝流程帶來(lái)了重大挑戰(zhàn)。

為了應(yīng)對(duì)這些挑戰(zhàn)并確保二維超大規(guī)模集成電路能夠?qū)崿F(xiàn)整體產(chǎn)量充足，研究團(tuán)隊(duì)采用了一種與機(jī)器學(xué)習(xí)方法相結(jié)合的系統(tǒng)化協(xié)同優(yōu)化策略，該策略使其能夠分解并獨(dú)立分析每個(gè)工藝步驟對(duì)于器件性能指標(biāo)的具體貢獻(xiàn)，從而提高了晶圓級(jí)二維集成電路制造的產(chǎn)量。

為了評(píng)估這一方法的效能，研究團(tuán)隊(duì)準(zhǔn)備了三批二硫化鉬晶片，每批晶片包含 7000 個(gè)晶體管，并從其中隨機(jī)選擇 800 個(gè)晶體管進(jìn)行測(cè)試。

結(jié)果顯示：晶體管的總體良率達(dá)到了 99.92%，借此證明了大規(guī)模數(shù)字集成電路制造的可行性。

對(duì)于邏輯連接層至模塊連接層的后端工藝，氧化隔離層（亦被稱為層間電介質(zhì)）也會(huì)影響閾值電壓和參考開(kāi)關(guān)閾值電壓。

出于這一原因，研究團(tuán)隊(duì)還對(duì)層間電介質(zhì)的沉積進(jìn)行了細(xì)致優(yōu)化。在形成層間電介質(zhì)之后，反相器參考開(kāi)關(guān)閾值電壓的偏移未超過(guò) Vdd 的 4.4%。

在所有后端連接完成后，反相器 VM 的偏移未超過(guò) Vdd 的 6.2%。對(duì)于二維半導(dǎo)體的超大規(guī)模集成電路而言，后端工藝的這種穩(wěn)定性已經(jīng)非常理想。

“無(wú)極”芯片，采用晶體管級(jí)匹配

“無(wú)極”芯片架構(gòu)的基本邏輯單元是增強(qiáng)型反相器和耗盡型反相器，它適用于 n 型二硫化鉬晶體管。

如上所述，反相器的負(fù)載晶體管使用鋁金屬作為其頂柵電極，而驅(qū)動(dòng)晶體管則使用金。

下圖展示了 50 個(gè)帶有金頂柵的二硫化鉬晶體管和另一批 50 個(gè)帶有鋁頂柵的晶體管的轉(zhuǎn)移曲線。

（來(lái)源：Nature）

由于金和鋁的功函數(shù)并不相同，因此這兩批晶體管的閾值電壓存在顯著差異。

憑借獨(dú)特的閾值電壓，使得增強(qiáng)型反相器與耗盡型反相器能夠有效工作。在室溫和環(huán)境條件下，當(dāng)工作電壓為 4V 時(shí)增益高達(dá) 760。

在制造集成電路時(shí)，反相器的均勻性是一個(gè)關(guān)鍵因素。

為了確定“無(wú)極”芯片 6 毫米×6 毫米區(qū)域內(nèi)的反相器良率，研究團(tuán)隊(duì)制作了一個(gè)由 900 個(gè)反相器組成的 30×30 陣列。

其發(fā)現(xiàn) 900 個(gè)反相器中有 898 個(gè)可以工作正常，良率為 99.77%，整體噪聲容差為 0.5V。反相器的開(kāi)關(guān)電壓分布在 1.4 至 2.5V 的范圍內(nèi)，所有 898 個(gè)反相器的平均增益均超過(guò) 550。

由此可見(jiàn)，這些統(tǒng)一的、高性能的反相器能為實(shí)現(xiàn)先進(jìn)的數(shù)字邏輯電路提供器件基礎(chǔ)。

無(wú)極”芯片中的邏輯單元

反相器是所有邏輯單元的基礎(chǔ)。基于上述反相器的特點(diǎn)，研究團(tuán)隊(duì)構(gòu)建了一個(gè)包含完整基本邏輯單元庫(kù)的二維工藝設(shè)計(jì)套件。

傳統(tǒng)的 CMOS 邏輯單元可以同時(shí)使用負(fù)載晶體管網(wǎng)絡(luò)和驅(qū)動(dòng)晶體管網(wǎng)絡(luò)，而由 n 型二硫化鉬晶體管構(gòu)建的邏輯單元只能使用驅(qū)動(dòng)晶體管網(wǎng)絡(luò)，并且對(duì)于負(fù)載部分只能使用一個(gè)晶體管。

這不可避免會(huì)導(dǎo)致二硫化鉬邏輯電路設(shè)計(jì)中的負(fù)載匹配問(wèn)題。為了解決這一問(wèn)題，研究團(tuán)隊(duì)針對(duì)邏輯單元的輸入負(fù)載和輸出負(fù)載的噪聲容限進(jìn)行測(cè)試和計(jì)算。

如下圖所示，其在邏輯單元的輸入端和輸出端都添加了一個(gè)反相器，并通過(guò)修改驅(qū)動(dòng)網(wǎng)絡(luò)來(lái)測(cè)試其噪聲容限。

（來(lái)源：Nature）

在此之后，他們總結(jié)了各種單級(jí)邏輯門(mén)的輸入 - 輸出裕度圖，并針對(duì)不同邏輯單元組合針對(duì)這些裕度圖的具體影響加以詳細(xì)分析。

研究團(tuán)隊(duì)還為 25 種在 4V 電壓下工作的單級(jí)邏輯門(mén)組合匯編了最小裕度值。

如下圖所示，在工藝設(shè)計(jì)套件（PDK，process design kit）中，這些邏輯門(mén)被選為實(shí)際建模單元。

（來(lái)源：Nature）

然后，研究團(tuán)隊(duì)對(duì)“無(wú)極”芯片中最長(zhǎng)路徑的延遲進(jìn)行全面檢查，結(jié)果顯示最大延遲為 171μs。這表明“無(wú)極”芯片能夠支持高達(dá)幾千赫茲的最大工作頻率。

負(fù)載與驅(qū)動(dòng)的相關(guān)性如下圖所示，它證實(shí)這種設(shè)計(jì)方案能讓單個(gè)邏輯單元驅(qū)動(dòng)最多四個(gè)負(fù)載（10 pF 負(fù)載），從而能夠滿足邏輯單元負(fù)載組合所需的數(shù)量。

（來(lái)源：Nature）

接下來(lái)，研究團(tuán)隊(duì)探討了邏輯電路的良率分布?？紤]到電路設(shè)計(jì)和測(cè)量的便利性，他們使用了多位移位寄存器。

每個(gè) 8 位寄存器包含 144 個(gè)晶體管，其晶圓級(jí)良率達(dá)到 71%。隨著電路規(guī)模的增大良率開(kāi)始下降，包含 1152 個(gè)晶體管的 64 位寄存器它的良率大約為 7%。

客觀來(lái)看，這是因?yàn)樵搱F(tuán)隊(duì)的實(shí)驗(yàn)室潔凈室的等級(jí)相對(duì)較低，以及所使用的加工工具穩(wěn)定性欠佳。

因此，有必要以更工業(yè)化的方式進(jìn)一步優(yōu)化和完善超大規(guī)模二維集成電路的制造工藝。

“無(wú)極”芯片中的核心模塊

由于研究團(tuán)隊(duì)使用了標(biāo)準(zhǔn)單元庫(kù)，因此可以使用電子設(shè)計(jì)自動(dòng)化工具來(lái)設(shè)計(jì)和構(gòu)建“無(wú)極”芯片的每個(gè)模塊，這些模塊最終將構(gòu)成一個(gè)功能完整的微處理器。

每個(gè)模塊的功能和實(shí)現(xiàn)方式略有不同，但可以概括為四個(gè)關(guān)鍵功能：數(shù)據(jù)操作、數(shù)據(jù)選擇、狀態(tài)計(jì)數(shù)和數(shù)據(jù)存儲(chǔ)。

下圖展示了與這些功能相對(duì)應(yīng)的四種典型電路：受控全加器、多路復(fù)用器、計(jì)數(shù)器和 32 位寄存器。

（來(lái)源：Nature）

每個(gè)子圖都展示了對(duì)應(yīng)的電路結(jié)構(gòu)、功能示意圖以及實(shí)驗(yàn)測(cè)量的輸出波形。

據(jù)了解，“無(wú)極”芯片包含一個(gè)用于執(zhí)行操作的 1 位算術(shù)邏輯單元、一個(gè)控制狀態(tài)寄存器模塊、一個(gè)指令解碼模塊、一個(gè)立即數(shù)解碼模塊以及一個(gè)包含程序計(jì)數(shù)器的控制模塊。

該芯片還包含一個(gè)緩沖寄存器模塊、一個(gè)小型狀態(tài)機(jī)以及用于接口模塊。其中，緩沖寄存器模塊用于存儲(chǔ)中間結(jié)果，小型狀態(tài)機(jī)用于監(jiān)控指令執(zhí)行狀態(tài)，接口模塊用于寄存器文件和存儲(chǔ)器。

在新指令的第一個(gè)時(shí)鐘周期中，控制模塊將帶有使能信號(hào) pc_valid 的 32 位程序計(jì)數(shù)器發(fā)送到指令總線。然后，會(huì)在后續(xù)周期中接收指令和解碼指令。數(shù)據(jù)則由算術(shù)邏輯單元進(jìn)行處理。

第一個(gè)操作數(shù) Op_a 從寄存器文件中獲取，第二個(gè)操作數(shù) Op_b 通過(guò)一個(gè)多路選擇器以每個(gè)時(shí)鐘周期 1 位的速度進(jìn)行選擇。Op_a 和 Op_b 之間的算術(shù)運(yùn)算最終在 32 個(gè)時(shí)鐘周期后完成。

為了實(shí)現(xiàn)“無(wú)極”芯片的指令，研究團(tuán)隊(duì)采用了串行處理架構(gòu)，該架構(gòu)由下圖中的狀態(tài)機(jī)進(jìn)行描述。

（來(lái)源：Nature）

這種算術(shù)邏輯單元采用 32 位串行數(shù)據(jù)路徑的架構(gòu)設(shè)計(jì)，旨在通過(guò)降低靜態(tài)功耗和硬件開(kāi)銷，來(lái)解決功耗效率和成本問(wèn)題。通過(guò)上述過(guò)程，他們完成了“無(wú)極”芯片的制備。

4 月 2 日，相關(guān)論文以《基于二維半導(dǎo)體的 RISC-V 32 比特微處理器》（A RISC-V 32-bit microprocessor based on two-dimensional semiconductors）為題發(fā)在Nature[1]。

復(fù)旦大學(xué)集成芯片與系統(tǒng)全國(guó)重點(diǎn)實(shí)驗(yàn)室、浙江紹芯實(shí)驗(yàn)室（紹興復(fù)旦研究院）、微電子學(xué)院周鵬和包文中為論文通訊作者，博士生敖明睿、周秀誠(chéng)為論文共同第一作者。

圖 | 相關(guān)論文（來(lái)源：Nature）

值得注意的是，擔(dān)任本次論文共同通訊作者的周鵬是一位“老復(fù)旦人”。他從 1996 年讀本科開(kāi)始便一直在復(fù)旦學(xué)習(xí)和工作。他所培養(yǎng)的部分學(xué)生在畢業(yè)后進(jìn)入了華為、展訊、AMD 及 SMIC 等企業(yè)。擔(dān)任本次論文共同通訊作者的包文中本科和博士分別畢業(yè)于南京大學(xué)和美國(guó)加州大學(xué)河濱分校，目前在任職于復(fù)旦大學(xué)微電子學(xué)院。

下一步，課題組將進(jìn)一步提高芯片集成度，尋找并搭建穩(wěn)定的工藝平臺(tái)，為開(kāi)發(fā)相關(guān)產(chǎn)品打下基礎(chǔ)。

參考資料：

1.Ao, M., Zhou, X., Kong, X.et al. A RISC-V 32-bit microprocessor based on two-dimensional semiconductors.Nature(2025). https://doi.org/10.1038/s41586-025-08759-9

https://mp.weixin.qq.com/s/HlQuWQ5r3TE0MkJgfNQ8oA

https://baike.baidu.com/item/%E5%91%A8%E9%B9%8F/7314692

運(yùn)營(yíng)/排版：何晨龍