芯測科技3/25于上海舉辦新產品發布會，此次產品發布會著重于START v5與EZ-BIST v2的說明。START v5是SRAM測試與修復EDA工具，EZ-BIST v2是SRAM測試EDA工具。在性能提升上，START v5與EZ-BIST v2采用了AI工具，包括ChatGPT、OpenAI與DeepSeek強化了RTL語法與各種指令的覆蓋率，對照START v3可以提升50%的執行效率。

START v5與EZ-BIST v2 提升的各類SRAM的辨識效率，對照START v3，可以縮短50%的SRAM辨識時間。此外，START v5與EZ-BIST v2強化了SRAM時鐘自動搜尋(Auto-Clock Tracing)的功能，讓MCU類的芯片可以透過此功能，自動完成芯片內SRAM時鐘路徑的辨識工作，提升MCU類芯片SRAM測試電路生成的速度。

START v5取得ISO 26262 TCL1的認證，其中幾項功能更是符合車用電子的需求，此次功能強化，包括在POT (Power_On Test)功能中，加入了動態控制SRAM的接口，將原本存在ROM里面的POT 控制命令改存放置SRAM里，以便可以動態調整POT的控制命令。SRAM的修復技術，一直是芯測科技引以為傲之處。所以，START v5在SRAM修復技術上的強化如下：

1. 縮短了SRAM修復時，需要從eFuse或是OTP讀取SRAM錯誤信息到SRAM修復控制器的時間。

2. 在面對AI芯片設計復雜度日益增加與SRAM的使用增加的情況下，START v5增加了SRAM修復需要用的eFuse和OTP的數據壓縮功能，面對SRAM使用量增加的情況，可以大大節省AI芯片的成本。

3. 同樣為了因應AI芯片對于SRAM需求增加的情況，START v5優化了SRAM修復路徑的時序，提升AI芯片整體布局與繞線的彈性度。

4. START v5在專利化SRAM修復技術上，強化使用Stand-alone SRAM與Redundancy并存的機制。讓許多消費性電子芯片的設計更加彈性化，可以充分利用未使用的SRAM的空間，當作SRAM修復的『備援內存』，大幅降低消費類芯片的設計成本。

5. START v5為了因應Chiplet的架構，透過Interface的多元設計，強化了模塊化(Bottom-Up)設計流程，讓復雜芯片的SRAM測試與修復電路的生成變的更加簡單，同時也符合Chiplet架構下的SRAM測試準則。

在SRAM錯誤診斷上，START v5與EZ-BIST v2強化了SRAM錯誤診斷分析功能，可以利用芯片的布局圖搭配診斷功能，明確的指出芯片內錯誤SRAM的位置與為何發生錯誤的原因。

START v5與EZ-BIST v2強化了SRAM分群的機制，可以搭配芯片的布局圖進行SRAM的分群機制，達到布局與繞線的時序需求。

在SRAM測試算法上，START v5與EZ-BIST v2基于芯測科技的專利化架構UDA (User Defined Algorithms)，設計了TEC 2.0 (Testing Element Change)。TEC可以讓芯片在CP階段，只需要透過測試機臺命令的組合，就可以動態改變SRAM的測試算法，無須更改芯片設計，讓DPPM的控制變的更加容易。其原因在于，透過UDA的專利，可以將SRAM的測試算法進行『組件化』設計，如同『樂高』積木的堆棧一樣，透過『組件化』的『重新組合』，產生新的SRAM的測試算法，讓芯片開發商，可以根據芯片的功能與應用，透過TEC設計出獨一無二的SRAM測試算法，降低DPPM。

芯測科技的新產品START v5與EZ-BIST v2，可以協助AI芯片與車用電子芯片，提升芯片良率，降低芯片測試成本，增加芯片的競爭力。

（完）

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