失效分析(FA)是半導(dǎo)體制造中實(shí)現(xiàn)足夠良率的關(guān)鍵環(huán)節(jié)，但如今它已難以跟上更小芯片尺寸、先進(jìn)封裝技術(shù)和新型電源傳輸架構(gòu)發(fā)展的步伐。

所有這些技術(shù)發(fā)展都使得缺陷更難被發(fā)現(xiàn)，修復(fù)成本也更高，從而影響了芯片和系統(tǒng)的可靠性。當(dāng)晶體管尺寸較大且互連線路更易于觸及時(shí)，傳統(tǒng)的失效分析技術(shù)，即光學(xué)故障隔離、電氣探測(cè)和基于掃描的測(cè)試，就已足夠了。但隨著制程節(jié)點(diǎn)縮小至2nm及以下，以及隨著小芯片、背面供電和混合鍵合等技術(shù)的逐漸興起，這些方法已不再夠用。

調(diào)試周期變長(zhǎng)，良率學(xué)習(xí)速度變慢，制造商在診斷多芯片封裝內(nèi)部深處的故障時(shí)也困難重重。隨著互連線路尺寸縮小并隱藏在封裝層之下，電氣探測(cè)和基于掃描的測(cè)試方法也變得不那么有效。

與此同時(shí)，制造成本急劇上升，因此對(duì)于采用混合鍵合等技術(shù)的高價(jià)值多芯片封裝來說，早期缺陷檢測(cè)變得至關(guān)重要，這樣才能避免將好芯片與壞芯片一起報(bào)廢。如果不改變策略，失效分析流程可能會(huì)成為半導(dǎo)體制程縮小進(jìn)程中的瓶頸，從而推高成本，并限制行業(yè)將下一代設(shè)備推向市場(chǎng)的能力。

Nordson Test & Inspection計(jì)算機(jī)視覺工程經(jīng)理John Hoffman表示：“制程節(jié)點(diǎn)尺寸正在快速縮小，引腳間距也在縮小，這讓光學(xué)檢測(cè)變得越來越困難。如果引腳間距縮小為原來的一半，檢測(cè)時(shí)間可能會(huì)增加到原來的四倍，但晶圓廠仍然希望保持相同的產(chǎn)量。在不成倍增加成本的情況下滿足這些需求，是我們面臨的最大挑戰(zhàn)之一。”

失效分析迎來升級(jí)

為更簡(jiǎn)單的平面CMOS結(jié)構(gòu)開發(fā)的失效分析技術(shù)，在目前復(fù)雜的環(huán)境中已顯得力不從心。如今，故障可能深藏于多芯片堆疊結(jié)構(gòu)內(nèi)部中，或隱藏在新型電源傳輸方案下，這使得故障檢測(cè)和分析變得更加困難。

缺陷的性質(zhì)也在發(fā)生變化。曾經(jīng)遵循可預(yù)測(cè)故障模式的缺陷機(jī)制，如今的表現(xiàn)也不同。例如，靜默數(shù)據(jù)錯(cuò)誤是間歇性錯(cuò)誤，僅在特定工作負(fù)載、電源和/或熱條件下才會(huì)引發(fā)故障。缺陷行為的這種轉(zhuǎn)變，需要失效分析策略也做出相應(yīng)調(diào)整。

可測(cè)試設(shè)計(jì)(DFT)策略有助于最大限度地降低此類風(fēng)險(xiǎn)。西門子EDA Tessent高級(jí)工程總監(jiān)Nilanjan Mukherjee表示：“隨著異構(gòu)集成的發(fā)展勢(shì)頭強(qiáng)勁，確保高質(zhì)量的已知良好芯片(KGD)至關(guān)重要，因?yàn)榧珊髞G棄封裝好的部件的成本過高。必須在芯片和封裝級(jí)別實(shí)施精心規(guī)劃的DFT策略，以有效測(cè)試和修復(fù)高速互連（包括TSV），最大限度地減少故障并提高良率。”

面向調(diào)試的設(shè)計(jì)

歷史上，失效分析在半導(dǎo)體設(shè)計(jì)中一直被視為次要問題。這給診斷和隔離缺陷帶來了重大障礙，尤其是在先進(jìn)節(jié)點(diǎn)以及采用小芯片和3D-IC等復(fù)雜封裝架構(gòu)的情況下。

谷歌硅失效分析工程主管Lesly Endrinal認(rèn)為，行業(yè)需要超越傳統(tǒng)的可測(cè)試性與診斷設(shè)計(jì)（DFTD）概念，將調(diào)試明確納入設(shè)計(jì)流程。她表示：“不能再局限于‘DFTD’，而應(yīng)升級(jí)為‘DFTDD’，即可測(cè)試性、診斷與調(diào)試設(shè)計(jì)。長(zhǎng)期以來，失效分析一直是芯片設(shè)計(jì)中的事后考慮環(huán)節(jié)。但現(xiàn)在，隨著架構(gòu)變得越來越復(fù)雜，調(diào)試難度越來越大，我們必須從一開始就嵌入診斷功能。”

先進(jìn)芯片依賴內(nèi)置可測(cè)試性特性，結(jié)合診斷工具來檢測(cè)和隔離故障。然而，如果缺乏強(qiáng)大的調(diào)試能力，工程師將無法全面表征和了解芯片內(nèi)部故障的根本原因。隨著晶體管密度不斷增加，以及先進(jìn)架構(gòu)為傳統(tǒng)的故障隔離技術(shù)帶來新的障礙，這種限制正變得越發(fā)棘手。

Teradyne半導(dǎo)體測(cè)試技術(shù)和市場(chǎng)策略師Nitza Basoco表示：“僅有可測(cè)試性還不夠，還需要具備可診斷性。設(shè)計(jì)師必須在芯片投產(chǎn)前就考慮如何識(shí)別和分析缺陷。這意味著需要在設(shè)計(jì)過程中融入可訪問性，確保對(duì)封裝交互的可見性，并在早期階段規(guī)劃故障隔離方案。”

這將使工程師能夠規(guī)避物理失效分析固有的一些限制，更直接地采用納米探測(cè)等先進(jìn)技術(shù)。此外，開發(fā)和實(shí)施新的故障模型（如單元感知和布局感知模型）可以提高缺陷定位的分辨率和準(zhǔn)確性。但這些方法需要設(shè)計(jì)工具和失效分析工具之間進(jìn)行精心的協(xié)同優(yōu)化。

如果沒有適當(dāng)?shù)恼{(diào)試機(jī)制，有效隔離和糾正良率問題的能力將嚴(yán)重受損，這必然導(dǎo)致項(xiàng)目延遲和成本上升。DFTDD不僅僅是DFTD的升級(jí)版，而是確保未來半導(dǎo)體持續(xù)可靠性的基本要求。

Endrinal指出：“可測(cè)試性設(shè)計(jì)讓我們能夠檢測(cè)故障，診斷功能幫助找到故障，但調(diào)試功能使我們能夠深入分析芯片內(nèi)部發(fā)生的狀況，進(jìn)一步完善認(rèn)知。”

在缺乏集成調(diào)試功能的情況下，失效分析團(tuán)隊(duì)經(jīng)常不得不依賴外部測(cè)試方法，但這些方法只能提供有限的故障機(jī)制信息。這一問題日益引起關(guān)注，尤其是在3D堆疊架構(gòu)和基于小芯片的設(shè)計(jì)中，故障可能涉及多個(gè)芯片、埋入式互連以及復(fù)雜的熱/電交互作用，而傳統(tǒng)測(cè)試方法無法完全捕捉這些因素。

現(xiàn)代失效分析面臨的一大挑戰(zhàn)在于分析先進(jìn)封裝和基于小芯片的架構(gòu)中的故障。與可直接訪問掃描鏈和測(cè)試結(jié)構(gòu)的單片SoC不同，小芯片依賴埋入式互連，傳統(tǒng)電氣測(cè)試方法無法觸及。這使得使用標(biāo)準(zhǔn)掃描技術(shù)診斷故障變得極具挑戰(zhàn)性，迫使制造商探索替代解決方案，例如實(shí)時(shí)嵌入式監(jiān)控和原位診斷等。

這些新興挑戰(zhàn)凸顯了失效分析策略亟需根本性轉(zhuǎn)變。一些有前景的方法包括優(yōu)先采用數(shù)據(jù)驅(qū)動(dòng)分析、嵌入式診斷和人工智能驅(qū)動(dòng)的缺陷檢測(cè)，以有效應(yīng)對(duì)現(xiàn)代半導(dǎo)體設(shè)備的復(fù)雜性。

改進(jìn)失效分析的財(cái)務(wù)影響比以往任何時(shí)候都更為顯著。隨著制造成本的飆升，在生產(chǎn)流程早期診斷缺陷的能力直接影響利潤(rùn)率、產(chǎn)品上市時(shí)間和整體生產(chǎn)效率。行業(yè)向基于小芯片的設(shè)計(jì)、混合鍵合和超高密度互連的轉(zhuǎn)變引入了新的失效機(jī)制，這些機(jī)制通常直到生產(chǎn)周期的后期才被發(fā)現(xiàn)，導(dǎo)致修復(fù)成本大幅增加。

失效分析必須從被動(dòng)轉(zhuǎn)向主動(dòng)預(yù)防，在良率優(yōu)化和工藝改進(jìn)中發(fā)揮越來越重要的作用。行業(yè)需要從被動(dòng)調(diào)試轉(zhuǎn)向主動(dòng)缺陷檢測(cè)。這可以通過利用實(shí)時(shí)監(jiān)控、深度數(shù)據(jù)分析和AI增強(qiáng)診斷來實(shí)現(xiàn)，從而在潛在問題升級(jí)為重大故障前識(shí)別和解決它們。

西門子的Mukherjee表示：“在更小的制程節(jié)點(diǎn)，尤其是在全環(huán)繞柵極（GAA）等新技術(shù)中，測(cè)試質(zhì)量仍是最大挑戰(zhàn)之一。由于現(xiàn)有方法難以復(fù)現(xiàn)現(xiàn)場(chǎng)環(huán)境條件和軟件工作負(fù)載，許多缺陷會(huì)逃過制造測(cè)試。解決這一問題需要新的測(cè)試模型、更嚴(yán)格的壓力測(cè)試，以及關(guān)聯(lián)傳感器數(shù)據(jù)以預(yù)測(cè)復(fù)雜異構(gòu)集成電路維護(hù)需求的能力。”

此外，諸如接觸電阻漂移和翹曲等失效機(jī)制需要越來越精確的表征。在最終組裝階段前檢測(cè)這些失效模式，對(duì)防止重大良率損失至關(guān)重要。

更為復(fù)雜的是，失效分析團(tuán)隊(duì)如今必須處理呈指數(shù)級(jí)增長(zhǎng)的測(cè)試和工藝數(shù)據(jù)量。一顆5nm芯片可包含數(shù)十億個(gè)晶體管和數(shù)千個(gè)電源/信號(hào)路由層，每片晶圓可產(chǎn)生數(shù)TB的數(shù)據(jù)。這種數(shù)據(jù)洪流使傳統(tǒng)的失效分析工作流程效率低下，成為提高良率的重大瓶頸。

為了應(yīng)對(duì)這些挑戰(zhàn)，失效分析需要超越對(duì)傳統(tǒng)故障隔離工具的依賴。它必須將實(shí)時(shí)監(jiān)控、嵌入式傳感器和AI驅(qū)動(dòng)的分析直接集成到芯片設(shè)計(jì)中。制造商正逐漸從僅依賴最終測(cè)試階段的通過/失敗標(biāo)準(zhǔn)，轉(zhuǎn)向采用現(xiàn)場(chǎng)診斷、深度數(shù)據(jù)分析和 AI 輔助缺陷預(yù)測(cè)，以在生產(chǎn)流程中更早地預(yù)測(cè)和解決故障。

圖1：異常檢測(cè)機(jī)器學(xué)習(xí)流程。

圖源：proteanTecs

失效分析的未來在于數(shù)據(jù)監(jiān)控

隨著半導(dǎo)體技術(shù)不斷發(fā)展，失效分析需要緊跟步伐。新興架構(gòu)（如CFET、背面供電和先進(jìn)的3D集成）無疑將帶來傳統(tǒng)失效分析方法難以應(yīng)對(duì)的新挑戰(zhàn)。同時(shí)，器件的復(fù)雜度不斷增加，以及行業(yè)對(duì)更高可靠性的追求，要求向?qū)崟r(shí)監(jiān)控、預(yù)測(cè)性診斷和AI驅(qū)動(dòng)失效分析轉(zhuǎn)型。

半導(dǎo)體制造商正轉(zhuǎn)向集成失效傳感器，在芯片運(yùn)行期間持續(xù)監(jiān)測(cè)其健康狀態(tài)。“對(duì)基于小芯片的設(shè)計(jì)，大多數(shù)I/O不會(huì)在封裝級(jí)別暴露，這使得傳統(tǒng)的失效分析方法極為受限，”Sever解釋道，“唯一可行的解決方案是在芯片內(nèi)部嵌入‘眼睛’——實(shí)時(shí)監(jiān)控互連和電源完整性，而不是依賴有限的外部訪問。”

AI和機(jī)器學(xué)習(xí)也將在未來的失效分析中發(fā)揮關(guān)鍵作用。隨著測(cè)試數(shù)據(jù)量呈指數(shù)級(jí)增長(zhǎng)，人工失效分析已難以為繼。AI驅(qū)動(dòng)的工具將幫助工程師關(guān)聯(lián)大量數(shù)據(jù)集、識(shí)別模式并在故障影響良率前進(jìn)行預(yù)測(cè)。

這種AI驅(qū)動(dòng)的方法對(duì)于高頻器件至關(guān)重要，因?yàn)樾盘?hào)完整性故障可能是間歇性的，并且難以用傳統(tǒng)方法隔離。高速電路工作在GHz和THz頻段，即使阻抗、串?dāng)_或電源噪聲的細(xì)微不匹配也可能引發(fā)不可預(yù)測(cè)的故障。AI驅(qū)動(dòng)的失效分析工具能夠?qū)崟r(shí)分析頻域數(shù)據(jù)，在故障升級(jí)為災(zāi)難性問題前發(fā)出預(yù)警。

EDFAS路線圖：引領(lǐng)失效分析的發(fā)展

失效分析難以跟上技術(shù)快速發(fā)展的步伐。幾何尺寸不斷縮小、封裝架構(gòu)日益復(fù)雜，以及背面供電和3D-IC的興起，將傳統(tǒng)失效分析技術(shù)推向極限。為應(yīng)對(duì)這一挑戰(zhàn)，行業(yè)制定了電子器件失效分析協(xié)會(huì)(EDFAS)路線圖作為指導(dǎo)。該路線圖概述了失效分析中的關(guān)鍵挑戰(zhàn)，并提供了創(chuàng)新框架。

EDFAS路線圖承認(rèn)當(dāng)前方法的局限性，強(qiáng)調(diào)需要新的故障隔離技術(shù)、更高的自動(dòng)化水平，以及設(shè)計(jì)、調(diào)試、測(cè)試和失效分析工具之間更深度的集成。它還強(qiáng)調(diào)了代工廠、EDA供應(yīng)商和工具提供商之間協(xié)作的重要性，以確保失效分析跟上新興架構(gòu)和新材料的發(fā)展步伐。

結(jié)語

失效分析正在經(jīng)歷一場(chǎng)深刻的變革，從事后分析過程轉(zhuǎn)變?yōu)榭梢跃_定位根本原因、優(yōu)化良率和提升可靠性并控制成本的過程。隨著器件復(fù)雜性不斷增加，傳統(tǒng)的故障隔離技術(shù)效果漸弱，迫使制造商進(jìn)行調(diào)整。失效分析策略呈現(xiàn)出向嵌入式實(shí)時(shí)監(jiān)控、AI 驅(qū)動(dòng)分析和無損成像穩(wěn)步發(fā)展的趨勢(shì)。

為保持競(jìng)爭(zhēng)優(yōu)勢(shì)，半導(dǎo)體公司必須在開發(fā)初期就采用DFTDD原則。這需要行業(yè)內(nèi)部的文化轉(zhuǎn)變，使設(shè)計(jì)、測(cè)試和失效分析團(tuán)隊(duì)之間的協(xié)作成為標(biāo)準(zhǔn)流程，而不是事后考慮。

失效分析的未來將由人工智能、機(jī)器學(xué)習(xí)、無損成像和實(shí)時(shí)故障監(jiān)控等新技術(shù)塑造。EDFAS路線圖強(qiáng)調(diào)了全行業(yè)協(xié)作對(duì)開發(fā)下一代失效分析方法方面的重要性。